这里的电路是我在开发 RF 系统时设计的带有不寻常分频器的振荡器。我需要使用尽可能少的组件的稳定且准确的 455kHz 数字信号发生器。信号发生器还必须具有或非常接近 50% 的占空比，以消除或  小化二次谐波含量。我首先研究了基于 455kHz 陶瓷谐振器和 455kHz 陶瓷滤波器的振荡器。然而，在测试时，我获得了 448kHz 和 462kHz 的信号，这缺乏我需要的  。但我手头有一个 4.096MHz 的石英晶体。通过使其以大约 4.095MHz 的稳定方式振荡，并以 50% 的占空比输出将该频率除以 9，我得到了我想要的结果。该设计如图 1所示，除了晶体之外，还使用了两个集成电路和一些电容器和电阻器。它实现了一个以异或门 (IC1) 作为有源元件的皮尔斯型振荡器。用作反相器的 XOR 门并不是这种类型振荡器  常用的门，但在我的系统中，其中有三个未使用，所以我试了一下。振荡器在该配置中可靠而准确地工作。所用晶体为并联型，用于 20pF 负载。我通过为 C2 和 C3 使用 100pF 获得了 4.0954MHz。该频率除以 9 得出 455.04kHz，该值足以满足我的设计需要。

图 1此设计使用基于 XOR 门的皮尔斯振荡器并产生 455kHz 的频率，占空比为 50%。第二个 IC (IC2) 是一个 74HC4017，一个约翰逊计数器，我使用其输出线（引脚 12）作为电路输出，并将其配置为由上升沿触发。复位输入（引脚 15）保持在逻辑电平 0，当计数器的状态介于 0 和 4 之间时，进位输出线（引脚 12）采用电平 1，如果其状态介于 5 和 9 之间，则采用电平 0。用您独特的设计让工程界惊叹： 设计理念提交指南您可能认为该电路的一个选项是将 Q9（引脚 11）连接到复位输入。然而，Pango(紫光同创)FPGA/CPLD芯片 在这种情况下，虽然频率输出将为 4.0954MHz 除以 9，但输出占空比将为 55.56%（如果反转输出则为 44.44%）。这不能满足减少或消除输出二次谐波的需要。为了寻找接近 50% 的占空比，我添加了连接到计数器 Q4（引脚 10）输出的异或门 IC1B。随着这一变化，计数器现在将在 Q4 为电平 0 时在输入的上升沿触发，当 Q4 为电平 1 时在下降沿触发。 因此，电路输出 4 个时钟脉冲的电平 1 加上时钟中的时间第五个脉冲表示输入处于电平 1。当第五个脉冲变为电平 0 时，输出变为电平 0，并在接下来的四个脉冲中保持不变。因此，输入的频率被 9 分频，如果输入占空比为 50%，输出也将如此。如果输入频率不是 50%，输出也会关闭，但不会那么多。输入和输出占空比通过以下公式相关：DC%输出= (400 + DC%输入) / 9其中 DC% out和 DC% in分别是输出和输入占空比，表示为 0% 和 100% 之间的百分比。因此，如果 DC% in介于 0% 和 100% 之间，则输出占空比将介于 44.44% 和 55.56% 之间，不会比我上面提到的情况更糟。电路测试产生了如图 2所示的示波器捕获。4.0954MHz 振荡器信号（底部）和 455.04kHz 输出信号（顶部）的占空比均为 50%。

图 2测试结果显示输入信号和 9 分频输出都具有 50% 的占空比。可以使用另一个 XOR 门来制作一个七分频电路，如图 3 所示。如果占空比输入为 50%，这也将产生 50% 的占空比输出。

图 3添加另一个 XOR 门允许电路提供 50% 占空比输出的 7 分频。我已经用各种晶体测试了这个电路，它工作正常。

• 生的
• 信号
• 方波
• 频器
• 455kHz