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- 发布日期：2024-06-12 07:40 点击次数：115
1.一般说明W681310是一款通用单通道PCM编解码器，具有引脚可选的μ-Law或A-Law扩。该器件符合ITU G.712规范。它采用+ 3V单电源供电电源，提供20引脚SOG，SSOP和TSSOP封装选项。功能执行包括语音信号的数字化和重建，以及频带限制和平滑PCM系统所需的滤波器。 W681310的性能指定在工业温度范围内范围为-40°C至+ 85°C。W681310包括一个片上精密电压基准和一个额外的功率放大器，能够以差分方式驱动300Ω负载，最高可达3.544V峰峰值。模拟部分是全差分，降低噪声并提高电源抑制比。数据传输协议支持PCM的长帧和短帧同步通信应用程序，以及ISDN应用程序的IDL和GCI通信。 W681310接受8位主人时钟频率介于256 kHz和4.800 MHz之间，片上预分频器自动确定所需内部时钟的分频比。为了快速评估和原型设计，可以使用W681310DK开发套件。2.特点•单+ 3V电源（2.7V至5.25V）•典型功耗为10 mW，省电模式为0.5μW•全差分模拟电路设计•片内精密基准电压为0.886 V.在600Ω时的-5 dBm TLP•带外部的推挽式功率放大器增益调整具有300Ω负载能力•八个主时钟速率256 kHz至4.800 MHz•引脚可选的μ-Law和A-Law压缩扩展（符合ITU G.711）•CODEC A / D和D / A过滤兼容与ITU G.712•工业温度范围（-40°C至+ 85°C）•封装：20引脚SOG（SOP），SSOP和TSSOP•提供无铅封装选项•应用•VoIP，网络语音•数字电话和通信系统•无线语音设备•PABX / SOHO系统•本地环卡•SOHO路由器•光纤到路边设备•企业电话•ISDN设备•调制解调器/ PC卡•数字录音机
框图
PIN配置
功能VREF 1该引脚用于旁路片内VDD / 2参考电压。它需要与VSS分离通过0.1μF陶瓷去耦电容。此引脚不应连接外部负载。RO- 2反转接收平滑滤波器的输出。该引脚通常可以将2kΩ负载驱动至0.886电压峰值以模拟地电平为参考。PAI 3此引脚是功率放大器的反相输入。其直流电平为VAG电压。PAO- 4反相功率放大器输出。 PAO-和PAO +可以差分驱动300Ω负载1.772伏峰值参考VAG电压电平。PAO + 5同相功率放大器输出。 PAO-和PAO +可以差分驱动300Ω负载以VAG电压电平为参考的1.772伏峰值。VDD 6电源。该引脚应通过0.1μF陶瓷电容去耦至VSS。FSR 7 8 kHz帧同步输入，用于PCM接收部分。该引脚还选择通道0或GCI和IDL模式中的通道1。它也可以在传输时连接到FST引脚和接收是同步操作。PCMR 8 PCM输入数据接收引脚。数据需要与FSR和BCLKR引脚同步。BCLKR 9 PCM接收位时钟输入引脚。该引脚还选择接口模式。 GCI模式是当此引脚连接到VSS时选择。当该引脚连接到VDD时，选择IDL模式。当发送和接收是同步操作时，该引脚也可以连接到BCLKT。PUI 10上电输入信号。当此引脚连接到VDD时，器件上电。当绑定到VSS时，该部件已断电。MCLK 11系统主时钟输入。可能的输入频率为256 kHz，512 kHz，1536 kHz，1544kHz，2048 kHz，2560 kHz，4096 kHz和4800 kHz。为了获得更好的性能，建议使用使MCLK信号同步并与FST信号对齐。这是一项要求256和512 kHz频率的情况。BCLKT 12 PCM发送位时钟输入引脚。该引脚接受GCI中512 kHz至6176 kHz的时钟在所有其他PCM模式下，模式和256 kHz至4800kHz。PCMT 13 PCM输出数据发送引脚。输出数据与FST和BCLKT引脚同步。FST 14 8 kHz发送帧同步输入。该引脚同步发送数据字节。VSS 15这是供应地。该引脚应连接到0V。μ/ A-Law 16压缩扩展器模式选择引脚。当该引脚连接到VDD时，选择μ-Law压扩扩展。一条法律当此引脚连接到VSS时，选择压缩扩展。AO 17发送路径中第一个增益级的模拟输出。AI- 18反转发送路径中第一个增益级的输入。AI + 19发送路径中第一个增益级的非反相输入。VAG 20中间电源模拟接地引脚，为全模拟提供VDD / 2 V参考电压信号处理。该引脚应通过0.01μF电容去耦至VSS。这个针芯片断电时变为高阻抗。
7.功能描述W681310是一款用于语音频带应用的单轨单通道PCM编解码器。 CODEC符合ITU-T G.712建议书的规范。 CODEC还包括一个完整的μ-Law和A-Law压缩扩展器。 μ-Law和A-Law压缩器的设计符合要求符合ITU-T G.711建议书的规范。第3节中的框图显示了W681310的主要组件。该芯片由一个PCM接口，可以处理长短帧同步格式，以及GCI和IDL格式。芯片的预缩放器提供内部时钟信号并同步CODEC采样率与外部帧同步频率。电源调节块提供内部电源提供数字和模拟部分，而电压参考模块提供精度用于模拟信号处理的模拟地电压。主要的CODEC框图如图所示
图7.1 W681310信号路径7.1。传输路径CODEC的A / D路径包含一个具有外部可配置增益的模拟输入放大器设置（参见第11节中的应用示例）。该器件有一个输入运算放大器输出是编码器部分的输入。如果输入放大器不需要操作，则可以断电和旁路。在这种情况下，单端输入信号可以施加到AO引脚或AI-引脚。当输入放大器断电时，AO引脚变为高输入阻抗。该通过将AI +引脚连接到VDD或VSS，可以关断输入放大器。选择AO引脚为当AI +连接到VDD时，输入为AI +，当AI +连接到VSS时，AI-引脚被选为输入（参见
表7.1）。
亿配芯城 arial; font-size: 18px; white-space: normal;">当输入放大器断电时，AO或AI-的输入信号需要参考模拟地电压VAG。输入放大器的输出通过3.4 kHz开关电容低通滤波器提供，以防止由于采样频率为8 kHz，输入信号的混叠超过4 kHz。 3.4 kHz低通的输出通过具有200Hz截止频率的高通滤波器对滤波器进行滤波。过滤器的设计符合ITU-T G.712建议书中的建议。从高通滤波器的输出信号被数字化了。信号被转换为压缩的8位数字表示，具有μ-Law或A-Law格式。 μ-Law或A-Law格式可通过μ/ A-Law引脚进行引脚选择。压缩格式可根据表7.2选择。
表7.2。引脚可选的压缩格式数字8位μ-Law或A-Law样本被馈送到PCM接口，用于串行传输外部帧同步FST提供的采样率。7.2。接收路径D-to-A路径的8位数字输入样本通过PCM接口串行移入转换为并行数据位。在帧同步FSR的每个周期期间，馈送并行数据位通过引脚可选择的μ-Law或A-Law扩展器并转换为模拟样本。的模式通过μ/ A-Law引脚选择扩展，如表7.2所示。模拟样本用a过滤根据ITU-T G.712规范，截止频率为3.4 kHz的低通滤波器。一个sin（x）/ x补偿与低通平滑滤波器集成在一起。此过滤器的输出是缓冲的提供接收输出信号RO-。 RO输出可以外部连接到PAI引脚在PAO +和PAO-引脚上提供具有高驱动能力的差分输出。通过使用外部电阻器（参见第11节），可以实现该输出放大器的各种增益设置。如果发射功率放大器未使用，可以通过将PAI连接到VDD来关断。7.3。能源管理
7.3.1。模拟和数字电源W681310的模拟和数字部分的电源必须为2.7V至5.25V。这个供应电压连接到VDD引脚。 VDD引脚需要通过0.1μF去耦至地陶瓷电容器。7.3.2。模拟地参考旁路该系统具有内部精密电压基准，可产生VDD / 2中间电源模拟地电压。该电压需要通过0.1μF陶瓷去耦至VREF引脚的VSS电容。7.3.3。模拟地参考电压输出模拟地参考电压可在VAG引脚上进行外部参考。这个电压需要通过0.01μF陶瓷电容去耦到VSS。模拟地参考电压由VREF引脚上的电压产生，也用于内部信号处理。7.4。 PCM接口PCM接口由引脚BCLKR，FSR，BCLKT和FST控制。接收输入数据通过PCMR引脚，输出数据通过PCMT引脚传输。的模式接口的操作如表7.3所示
7.4.1。长帧同步可以通过连接BCLKR来选择长帧同步或短帧同步接口模式或BCLKT引脚至64 kHz至4.800 MHz时钟，并将FSR或FST引脚连接至8 kHz帧同步。设备同步PCM接口的数据字和CODEC采样率帧同步信号的正边沿。当FST引脚被保持时，它识别长帧同步BCLKT引脚位时钟的两个连续下降沿为高电平。帧同步的长度只要正帧同步边沿每125微秒发生一次，脉冲就可以在帧与帧之间变化。在长帧同步模式下的数据传输期间，发送数据引脚PCMT将变低当帧同步信号FST为高电平或正在发送8位数据字时的阻抗。当帧同步信号FST变为时，发送数据引脚PCMT将变为高阻抗发送数据时或发送一半LSB时为低电平。内部决策逻辑将基于前一帧确定下一帧同步是长帧同步还是短帧同步同步脉冲。为避免总线冲突，PCMT引脚将在两个帧同步周期内保持高阻态每次掉电状态后。可以在接口时序中找到更详细的时序信息部分。7.4.2。短帧同步当引脚FST的帧同步信号为高电平时，W681310工作在短帧同步模式对于BCLKT引脚的位时钟的一个且仅一个下降沿。在接下来的上升边缘位时钟，W681310开始计时PCMT引脚上的数据，该数据也将从高电平变为高电平到低阻抗状态。数据传输引脚PCMT将中途返回高阻态LSB。 W681310的短帧同步操作基于8位数据字。什么时候在PCMR引脚上接收数据时，数据在下降沿之后的第一个下降沿输入与帧同步信号一致。内部决策逻辑将确定是否下一帧同步是基于先前帧同步脉冲的长帧或短帧同步。为避免公交车碰撞，每次掉电状态后，PCMT引脚将为两个帧同步周期提供高阻抗。更多详细的定时信息可以在接口定时部分找到。7.4.3。通用电路接口（GCI）当BCLKR引脚连接到VSS两帧或更多帧时，选择GCI接口模式同步周期。它可以用作ISDN应用中的2B + D定时接口。 GCI界面由4个引脚组成：FSC（FST），DCL（BCLKT），Dout（PCMT）和Din（PCMR）。 FSR引脚选择通道B1或B2用于发送和接收。数据转换发生在数据时钟的正边沿DCL。帧同步正边沿与数据时钟DCLK的正边沿对齐。数据速率是位时钟速度的一半。信道B1和B2连续发送。因此，信道B1在DCL的前16个时钟周期发送，B2发送在DCL上DCL的第二个16个时钟周期。有关更多时序信息，请参阅时序部分。 GCI界面支持512 kHz至6176 kHz的位时钟，数据速率为256 kHz至3088 kHz。
7.4.4。 Interchip数字链路（IDL）当BCLKR引脚连接到VDD两帧或更多帧时，选择IDL接口模式同步周期。它可以用作ISDN应用中的2B + D定时接口。 IDL接口由4个引脚组成：IDL SYNC（FST），IDL CLK（BCLKT），IDL TX（PCMT）和IDL RX（PCMR）。 FSR引脚选择通道B1或B2进行发送和接收。通道B1的数据在第一个上传输IDL SYNC脉冲后IDL CLK的上升沿。 IDL SYNC脉冲是一个IDL CLK周期长。在IDL之后，在IDL CLK的第十一个上升沿发送信道B2的数据SYNC脉冲。在IDL之后，在IDL CLK的第一个下降沿接收通道B1的数据SYNC脉冲。在IDL CLK的第11个下降沿之后接收通道B2的数据IDL SYNC脉冲。不用于数据时，发送信号引脚IDL TX变为高阻抗传输以及未使用信道的时隙。有关更多时序信息，请参阅时间段。7.4.5。系统时间该系统可在256 kHz，512 kHz，1536 kHz，1544 kHz，2048 kHz，2560 kHz，4096 kHz和4800 kHz主时钟频率。系统时钟通过主时钟输入MCLK和如果需要，可以从位时钟导出。内部预缩放器用于生成固定的256 kHz和内部编解码器的8 kHz采样时钟。预缩放器测量主时钟频率相对于帧同步频率，相应地设置分频比。如果帧同步为低电平W681310在整个帧同步周期内，同时MCLK和BCLK引脚时钟信号仍然存在将进入低功耗待机模式。另一种断电方法是将PUI引脚设置为低电平。什么时候系统需要再次上电，PUI引脚需要设置为HIGH和帧同步脉冲需要存在。在引脚PCMT变为低电平之前，需要两个帧同步周期阻抗。
时序图
